Tín hiệu nhịp

Các tín hiệu nhịp điển hình

Các Duty cycle $D=w/T$ khác nhau

Trong kỹ thuật điện tử tín hiệu nhịp, tín hiệu đồng hồ hay xung nhịp (tiếng Anh: clock signal) là dao động giữa trạng thái cao và thấp và được sử dụng như một tín hiệu tạo nhịp để phối hợp các hành động của các mạch kỹ thuật số, đặc biệt là các mạch kỹ thuật số đồng bộ.

Một tín hiệu đồng hồ được tạo ra bởi một mạch phát đồng hồ, thường dùng Dao động tinh thể để có tần số ổn định. Nói chung có thể dùng các dạng sóng khác nhau, song tín hiệu đồng hồ phổ biến nhất là ở dạng sóng vuông, có tần số hoặc chu kỳ $T$ xác định được gọi bằng tên riêng là Clock rate (tốc độ nhịp), và độ rộng xung $w$ của kỳ dương. Tỷ số $D=w/T$ gọi là Duty cycle của xung.

Hoạt động đồng bộ diễn ra ở khoảng thời gian của sườn xung. Để hoạt động đồng bộ diễn ra tin cậy, thì độ dốc (tiếng Anh: Slope) của sườn xung phải đạt những yêu cầu nhất định của hệ thống, và nói chung không chấp nhận độ dốc quá thấp (Low slope). Ở tần số làm việc trên chục Mhz thì độ trễ phản ứng của linh kiện điện tử càng hiện rõ, nên trong thực tế độ dốc biểu kiến thường là không cao.

Tần số nhịp thường không đổi, tuy nhiên cũng có những hệ thống như CPU máy tính sử dụng xung nhịp có thể thay đổi tần số. Hệ thống có thể tăng tần số đến mức cho phép tùy theo nhu cầu giải quyết nhiệm vụ, đặc biệt là khi thực hiện ép xung để Tăng tốc phần cứng máy tính (Overlocking). Sự tăng giảm diễn ra có kiểm soát chứ không phải thả lỏng cho trôi tự do.

Mạch sử dụng tín hiệu đồng hồ để đồng bộ hóa thì trong một chu kỳ đồng hồ có thể hoạt động ở sườn tăng hay sườn giảm. Trong trường hợp cần tốc độ dữ liệu gấp đôi thì dùng cả ở sườn tăng và sườn giảm, và trường hợp này cần có nhịp với Duty cycle là 50%.

Tham khảo

Tài liệu

• Eby G. Friedman (Ed.), Clock Distribution Networks in VLSI Circuits and Systems, ISBN 0-7803-1058-6, IEEE Press. 1995.
• Eby G. Friedman, "Clock Distribution Networks in Synchronous Digital Integrated Circuits", Proceedings of the IEEE, Vol. 89, No. 5, pp. 665–692, May 2001.
• "ISPD 2010 High Performance Clock Network Synthesis Contest", International Symposium on Physical Design, Intel, IBM, 2010.
• D.-J. Lee, "High-performance and Low-power Clock Network Synthesis in the Presence of Variation", Ph.D. dissertation, University of Michigan, 2011.
• I. L. Markov, D.-J. Lee, "Algorithmic Tuning of Clock Trees and Derived Non-Tree Structures", in Proc. Int'l. Conf. Comp.-Aided Design (ICCAD), 2011.
• V. G. Oklobdzija, V. M. Stojanovic, D. M. Markovic, and N. M. Nedovic, Digital System Clocking: High-Performance and Low-Power Aspects, ISBN 0-471-27447-X, IEEE Press/Wiley-Interscience, 2003.
• Mitch Dale, "The power of RTL Clock-gating", Electronic Systems Design Engineering Incorporating Chip Design, January 20, 2007.