Verilog

Bách khoa toàn thư mở Wikipedia
Buớc tưới chuyển hướng Bước tới tìm kiếm
Verilog
Mẫu hìnhStructured
Xuất hiện lần đầu1984 (1984)
Phiên bản ổn định
IEEE 1364-2005 / 9 tháng 11, 2005; 13 năm trước
Kiểm tra kiểuStatic, weak
Phần mở rộng tên tập tin.v, .vh
Phương ngữ
Verilog-AMS
Ảnh hưởng bởi
C, Fortran
Ảnh hưởng tới
SystemVerilog

Verilog, được tiêu chuẩn hóa thành IEEE 1364, là ngôn ngữ mô tả phần cứng (hardware description language, viết tắt: HDL) được sử dụng để mô hình hóa các hệ thống điện tử. Nó được sử dụng phổ biến nhất trong thiết kế và xác minh các mạch kỹ thuật sốtrừu tượng mức chuyển thanh ghi. Nó cũng được sử dụng trong việc xác minh các mạch tương tựmạch tín hiệu hỗn hợp, cũng như trong thiết kế các mạch di truyền.[1] Vào năm 2009, tiêu chuẩn Verilog (IEEE 1364-2005) đã được hợp nhất vào tiêu chuẩn SystemVerilog, tạo ra tiêu chuẩn IEEE 1800-2009. Kể từ đó, Verilog chính thức là một phần của ngôn ngữ SystemVerilog. Phiên bản hiện tại là tiêu chuẩn IEEE 1800-2017.[2]

Tổng quan[sửa | sửa mã nguồn]

Ví dụ[sửa | sửa mã nguồn]

Một ví dụ đơn giản về hai flip-flop sau:

Phần mềm mô phỏng[sửa | sửa mã nguồn]

Để biết thông tin về trình giả lập Verilog, hãy xem danh sách trình giả lập Verilog.

Xem thêm[sửa | sửa mã nguồn]

Tài liệu bổ sung[sửa | sửa mã nguồn]

Ngôn ngữ tương tự[sửa | sửa mã nguồn]

Tham khảo[sửa | sửa mã nguồn]

  1. ^ Nielsen AA, Der BS, Shin J, Vaidyanathan P, Paralanov V, Strychalski EA, Ross D, Densmore D, Voigt CA (2016). “Genetic circuit design automation”. Science 352 (6281): aac7341. PMID 27034378. doi:10.1126/science.aac7341. 
  2. ^ 1800-2017 - IEEE Standard for SystemVerilog--Unified Hardware Design, Specification, and Verification Language
Ghi chú

Liên kết ngoài[sửa | sửa mã nguồn]

Hướng dẫn và tài nguyên chung[sửa | sửa mã nguồn]

Tiêu chuẩn phát triển[sửa | sửa mã nguồn]

Phần mở rộng ngôn ngữ[sửa | sửa mã nguồn]

  • Verilog AUTOs - Một hệ thống nhận xét meta mã nguồn mở để đơn giản hóa việc duy trì mã Verilog.